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Dissertation zugänglich unter
URN: urn:nbn:de:bvb:29-opus-33180
URL: http://www.opus.ub.uni-erlangen.de/opus/volltexte/2012/3318/
Design Methodology for Digital Integrated Circuits in OFET Technology
Design-Methodik für digitale integrierte Schaltungen in OFET Technologie
Amar, Ahmed Abdel Hady
| SWD-Schlagwörter: |
| Organischer Feldeffekttransistor , Entwurfsautomation , RFID , Optimierung |
| Freie Schlagwörter (Englisch): |
| OFET, Digital Circuit, RFID , Full Custom |
| Fakultät: |
| Technische Fakultät |
| DDC-Sachgruppe: |
| Ingenieurwissenschaften |
| Dokumentart: |
| Dissertation |
| Hauptberichter: |
| Glauert, Wolfram (Prof. Dr.-Ing.) |
| Sprache: |
| Englisch |
| Tag der mündlichen Prüfung: |
| 28.11.2011 |
| Erstellungsjahr: |
| 2012 |
| Publikationsdatum: |
| 01.06.2012 |
| Kurzfassung in Englisch: |
| The thesis presents an up-to-date design methodology for digital integrated circuits in OFET technology.
Till the moment the topic has not been studied intensively. OFET technology
still suffers from the process complexity, stability problems and small carrier
mobilty.
Some suitable transistor models were used to study the effect of the device
characteristics on the circuit's performance.
Optimizing the size of transistors is a must. It has been shown that some
circuit topologies are critical regarding the transistor size.
Two RFID digital blocks designs have been studied. The first using depletion
load topology gates, the second using diode load topology together with other
topologies namely push-pull and enhanced diode logic showing an improvement
in the speed and performance over the first design.
The new methodology accompanied with program codes for an automatic sizing
and optimzation tools to help the designer is presented. |
| Kurzfassung in Deutsch: |
| Diese Arbeit beschreibt eine Entwurfsmethodik für digitale integrierte Schaltungen in OFET Technologie.
Bis jetzt ist dieses Thema nicht intensiv untersucht, OFET Technologie leidet
derzeit noch an Prozesskomplexität, Stabilitätsproblemen und zu geringer
Ladungsträgerbeweglichkeit.
Geeignete Transistormodelle wurden implementiert um die Einflüsse der Transistoreigenschaften auf die Schaltungsperformanz zu untersuchen.
Die Optimierung der Transistordimensionierung ist entscheidend. Es wurde
dargestellt, dass manche Schaltungstopologien kritisch in Hinsicht auf die Dimensionierung der Transistoren sind.
Zwei verschiedene digitale RFID Entwürfe wurden untersucht. Der erste
enthält Logikgatter realisiert unter Verwendung von Depletion-Last Logik. Der zweite verwendet Dioden-Last Logik zusammen mit anderen Topologien wie Push-Pull
und verbesserter Dioden-Last Logik, was eine Verbesserung bei Geschwindigkeit
und Performanz gegenüber dem ersten Entwurf ergab.
Zur Unterstützung der Anwender der neuen Methodik wurden Tools zur automatischen
Dimensionierung und Optimierung entwickelt. |
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